진행하면서 SystemVerilog도 섞을 예정
fnd_controller 인스턴스 현황이다.
모듈간 인스턴스하고 연결해줄 때는 wire를 선언해주는데 한 모듈 내부에서 별도로 wire 선언하지 않는 이유는 input, output 뒤에 wire type이 생략되었기 때문에 모듈안에서 자연스럽게 변수로 사용할 수 있음.
점점 따로 놀던 cpu, mux, bcd_decoder 등의 chip들이 하나로 합쳐지면서 검증하기가 어려워짐.
→ SystemVerilog의 등장
→ task하고 initial 했던 것들을 완전히 Software화 시키겠다.
veilog와 systemverilog의 차이
single-threading, multi-threading
→ 시뮬레이터를 동시에 두 개 못돌림. 하지만 SystemVerilog에서는 각각 Vector 생성 등등 가능
Testbench 작성 후 문서 작성 시 시나리오를 잘 작성했으면 좋겠다.
FSM의 목적 : 어떠한 시스템을 제어하고 싶을 때 사용!!
keypoint : state register , clk