스케메틱.png

rsc커맨드시뮬레이션.png

조합논리 vs 순차논리

조합 : 출력 빠르다 but glitch 발생 가능

순차 : CLock 단위로(동기화되서동작)

출력 유지한다

SystemVerilog

특징

Adder 설계

image.png

SystemVerilog에서 Verilog 문법 다 쓸수있다만 확장자가 .sv로 끝난다.

`timescale 1ns / 1ps

module adder (
    input  logic [31:0] a,
    input  logic [31:0] b,
    output logic [31:0] sum,
    output logic        carry
);

    assign {carry, sum} = a + b;
     
endmodule

image.png

logic이 기존의 wire, reg를 대체한다. 0,1,x,z를 가질 수 있다.

logic-wire, logic-reg 연결해서 값을 전달해도 잘 전달된다!!

Testbench